Дешифратор (декодер) – это комбинационное устройство с несколькими входами и выходами, у которого определенным комбинациям входных сигналов соответствует активное состояние одного из выходов. Дешифраторы преобразуют двоичный или двоично-десятичный код в унитарный код. Если декодер имеет n входов, m выходов и использует все возможные наборы входных переменных, то m = 2 n . Такой декодер называют полным. Если используется лишь часть наборов, то такой декодер называют неполным. Дешифраторы используют, когда нужно обращаться к различным цифровым устройствам, и при этом номер устройства (его адрес) представлен двоичным кодом. Входы декодера (адресные входы) часто номеруют не порядковыми номерами, а в соответствии с весами двоичных разрядов, т. е. не 1, 2, 3, 4, а 1, 2, 4, 8.

Формально описать работу дешифратора можно, задав список функций, отрабатываемых каждым из его выходов Y i . Так, для дешифратора 3–8:

Y o = ;Y 1 =
;Y 2 =
; Y 3 =
; ... Y 7 =a 4 a 2 a 1 .

Число входов и выходов декодера указывают следующим образом: декодер 3–8 (читается “три в восемь”); 4–16; 4–10 (это неполный дешифратор). Реализация указанных восьми выражений с помощью восьми трехвходовых элементов И (рис. 10.7) дает наиболее простой по структуре дешифратор, называемый линейным.

а б

Рис. 10.7. Дешифратор 3-8: а – условное обозначение; б – структура

Основной объем его оборудования в общем случае m n -входовых элементов И. Кроме того, к оборудованию обычно относят n инверторов входных переменных и n буферных входных усилителей, сводящих к единице кратность нагрузки источника сигнала.

Дешифраторы часто имеют разрешающий вход EI . При EI = 1 дешифратор работает как обычно, а при EI = 0 на всех выходах устанавливаются не активные уровни.

Вход EI воздействует на все элементы И. В схеме (рис. 10.8) воздействие оказывается через прямой и инверсный входы одного из разрядов входного кода (через дополнительные элементы И). При этом число входов элементов И не изменяется, но в работу дешифратора вносится дополнительная задержка. В схеме (рис. 10.9) задержка не вносится, но здесь элементы И имеют большее число входов.

Разрешающий вход EI часто выполняется инверсным. Дешифратор, имеющий разрешающий вход, иногда называют декодер–демультиплексор и вместо обозначения DC используют обозначение DX . Это связано с тем, что вход EI иногда используют в качестве информационного (как в демультиплексорах).

Рис. 10.8. Разрешение через прямой и Рис. 10.9. Разрешение через

инверсный входы одного из разрядов дополнительные входы элементов И

Вход EI используется при построении древовидных (каскадных) схем дешифраторов с целью расширения адресного пространства. При этом все адресное пространство разбивается на группы. Старшие разряды адреса подаются на дешифратор старших разрядов, выходы которого по входам EI управляют дешифраторами второго каскада. На рис. 10.10 представлена схема двухкаскадного дешифратора 5–32 (пять в тридцать два).

Рис. 10.10. Двухкаскадный дешифратор 5–32

Два старших разряда адреса а 16 и а 8 расшифровываются дешифратором 2–4 DC 4, который по входам Е I управляет четырьмя дешифраторами второго каскада. Младшие разряды адреса а 4 , а 2 , а 1 поступают на все дешифраторы второго каскада, но открытым по входу EI оказывается лишь один из них. Ему и будет принадлежать единственный из всех 32 возбужденный выход. Например, входной код 01111 у дешифратора DC 4 делает активным выход 1. Этим сигналом и откроется дешифратор второй ступени DC 1, а DC 0, DC 2, DC 3 закрыты. У дешифратора DC 1 сигнал появится на выводе 7, что соответствует 15 выходу всего дешифратора. Такой принцип используется при построении дешифратора на много выходов из микросхем дешифраторов с меньшим числом выходов.

В рассмотренном случае 5-разрядный адрес был разбит на две группы в 2 и 3 разряда. Это и определило структуру дешифратора. В общем случае многоразрядный адрес можно разбить на группы различными способами и каждому будет соответствовать свой вариант схемы. Варианты будут различаться задержкой и аппаратными затратами. Таким образом, можно ставить задачу выбора оптимальной, в заданной серии элементов, структуры.

На рис. 10.11 показан двухкаскадный дешифратор 4–16, второй каскад которого собран по схеме прямоугольного дешифратора. Разряды адреса разбиты на две группы, каждая из которых независимо от другой расшифровывается своим дешифратором первого каскада DC 0 и DC 1. При любой комбинации значений входных переменных оказываются выбранными одна строка и один столбец сетки, в узлах которой расположены элементы И второй ступени (второго каскада). В результате каждый входной набор возбуждает выход единственного соответствующего ему элемента И. Такую сетку из элементов И называют прямоугольным или матричным дешифратором.

Рис. 10.11. Матричный дешифратор

Делить разряды адреса между DC 1 и DC 2 нужно по возможности поровну. Чем ближе прямоугольник второго каскада к квадрату, тем, при том же числе выходных элементов И, меньше сумма его строк и столбцов, т. е. меньше число выходов дешифраторов первого каскада. Из этого следует, что использование во втором каскаде квадратной матрицы, позволяет применить в первом каскаде наиболее простые дешифраторы и тем самым минимизировать общую задержку в работе всего дешифратора.

В качестве входа EI (Е ) всего двухкаскадного дешифратора удобно использовать разрешающий вход только одного из дешифраторов первого каскада. При этом запираются или все строки или все столбцы.

Следует отметить, что при большом числе выходов (сотни и более) прямоугольный дешифратор самый экономичный по оборудованию, чем и объясняется его применение в БИС памяти. При малом числе выходов наиболее экономичным является линейный дешифратор.

Дешифраторы, выпускаемые в виде микросхем, имеют буквенное обозначение ИД, например, 155ИД3, 155ИД4. В сериях ТТЛ дешифраторы имеют обычно инверсные выходы, т. е. активным является низкий уровень. В КМОП-сериях выходные сигналы чаще имеют активный высокий уровень.

Часто в микросхемах дешифраторов делают несколько разрешающих входов, а разрешающей комбинацией является их конъюнкция. При этом удобно наращивать дешифраторы, используя каскадный принцип и строя первый каскад дешифрации не на отдельном специальном дешифраторе, а собирая его из конъюнкторов разрешающих входов. На рис. 10.12 представлен дешифратор 5–32 из 4 дешифраторов 3–8. Каждая микросхема имеет два инверсных разрешающих входа. Символ & над символом Е I обозначает, что разрешение существует лишь при совпадении всех сигналов группы входов, помеченных знаком &. На рисунке символы инверсии указывают на совпадение двух низких уровней на входах разрешения.

Дешифратор первого каскада распределен по конъюнкторам 4 микросхем. Такое решение – иметь несколько разрешающих входов, связанных операцией И, чтобы собирать на этих входах фрагменты дешифраторов, вообще типично для современных микросхем .

Рис. 10.12. Дешифрация адресов с использованием в первом каскаде разрешающих входов

Если использовать только два дешифратора DC 0 и DC 1, то можно получить дешифратор на 16 выходов. При этом адресный вход а 16 будет отсутствовать, а нижние (по схеме) разрешающие входы дешифраторов DC 0 и DC 1 должны быть заземлены.

Схема дешифратора 155ИД4 представлена на рис. 10.13. В нее входят два дешифратора 2–4. Каждый дешифратор имеет пару разрешающих входов. Один разрешающий вход одной из секций инвертирован. Это позволяет, объединив его с неинвертированным разрешающим входом другой секции и подав на эту пару третью переменную а 4 , использовать ту же самую схему как дешифратор 3–8 с разрешающим входом Е . Кроме того, эта микросхема может быть использована как два демультиплексора с 1 входа на 4 выхода и как демультиплексор с одной линии на 8 выходов.

Рис. 10.13. Схема дешифратора 155ИД4.

Рис. 10.14. Варианты подключения дешифратора 155ИД1

На рис. 10.14 показана возможность использования микросхемы 155ИД1 в качеств дешифратора 4–10 или 3–8. В представленной схеме при использовании всех четырех входов в качестве адресных микросхема представляет дешифратор 4–10. Если вход 8 использовать в качестве разрешающего входа, тогда микросхема будет служить дешифратором 3–8. Выходы 8 и 9 при этом не используются.

Дешифраторы могут применяться в качестве демультиплексора входных сигналов, а совместно с шифратором находят применение при построении преобразователей кодов, селектировании заданных входных кодов и др. . Для реализации подобных устройств могут быть использованы программируемые логические матрицы или программируемые логические интегральные схемы (ПЛМ или ПЛИС) .

Лабораторная работа выполняется с помощью учебного лабораторного стенда LESO2 .

1 Цель работы

Целью работы является изучение принципов действия комбинационных схем: дешифратора, шифратора, преобразователя кода для семисегментного индикатора, мультиплексора, сумматора.

2 Краткие теоретические сведения

2.1 Дешифратор (декодер)

Дешифратор (декодер) служит для преобразования n-разрядного позиционного двоичного кода в единичный выходной сигнал на одном из 2n выходов. При каждой входной комбинации сигналов на одном из выходов появляется 1. Таким образом, по единичному сигналу на одном из выходов можно судить о входной кодовой комбинации. Таблица истинности для декодера с двумя входами изображена в таблице 2.1.

Таблица 2.1 – Таблица истинности двухразрядного дешифратора

Для построения схемы декодера по таблице истинности воспользуемся методикой, изложенной в лабораторной работе №1 , выполняемой на стенде LESO2 . Например, устройство должно иметь 4 выхода. Для каждого выхода записываем логическое выражение. На основе СДНФ:

y0 = x1 ·x2

y1 = x1 ·x2

y2 = x1·x2

По этой системе выражений несложно построить схему требуемого дешифратора (рисунок 2.1).

Условное графическое обозначение такого дешифратора изображено на рисунке 2.2.

2.2 Шифратор (кодер)

Шифратор выполняет функцию, обратную декодеру (дешифратору), то есть преобразует непозиционный (унитарный) двоичный 2n разрядный код в n разрядный позиционный код. При подаче на один из входов единичного сигнала на выходе формируется соответствующий двоичный код. Составим таблицу истинности шифратора при n = 2.

Таблица 2.2 – Таблица истинности шифратора при n = 2

Синтезируем шифратор. Для этого запишем систему его собственных функций:

y1 = x1 · x2 · x3 · x4 + x1 · x2 · x3 ·x4

y0 = x1 · x2 · x3 · x4 + x1 · x2 · x3 ·x4

2.3 Преобразователь кода для семисегментного индикатора

Наиболее широко преобразователи кодов известны применительно к цифровым индикаторам. Например, преобразователь 4-х разрядного позиционного двоичного кода в десятичные цифры. Имеется семи сегментный индикатор и с его помощью требуется высветить десять цифр.

Очевидно, что двоичный код должен иметь не менее 4 - х разрядов (2^4 = 16, что больше 10). Составим таблицу истинности работы такого преобразователя.

Таблица 2.3 – Таблица истинности преобразователя

По ТИ несложно составить систему собственных функций для всех выходов, т.е. СДНФ, минимизировать её и составить принципиальную схему.

2.4 Мультиплексор

Мультиплексор – устройство, которое позволяет коммутировать один из 2^n информационных входов X на один выход Y под действием n управляющих (адресных) сигналов. На рисунке. 2.7 изображена упрощенная функциональная схема мультиплексора на идеализированных электронных ключах.

В цифровых схемах требуется управлять ключами при помощи логических уровней. Поэтому желательно подобрать устройство, которое могло бы выполнять функции электронного ключа с управлением цифровым сигналом. Попробуем «заставить» работать в качестве электронного ключа уже знакомые нам логические элементы. Рассмотрим ТИ логического элемента «И». При этом один из входов логического элемента «И» будем рассматривать как информационный вход электронного ключа, а другой вход – как управляющий. Так как оба входа логического элемента «И» эквивалентны, то не важно какой из них будет управляющим входом. Пусть вход X будет управляющим, а Y – информационным. Для простоты рассуждений, разделим ТИ на две части в зависимости от уровня логического сигнала на управляющем входе X.

Таблица 2.4 – Таблица истинности

По таблице истинности отчётливо видно, что если на управляющий вход X подан нулевой логический уровень, сигнал, поданный на вход Y, на выход Out не проходит. При подаче на управляющий вход X логической единицы, сигнал, поступающий на вход Y, появляется на выходе Out. Это означает, что логический элемент «И» можно использовать в качестве электронного ключа. При этом не важно, какой из входов элемента "И" будет использоваться в качестве управляющего входа, а какой – в качестве информационного. Остается только объединить выходы элементов «И» на один общий выход. Это делается при помощи логического элемента «ИЛИ» точно так же как и при построении схемы по произвольной таблице истинности. Получившийся вариант схемы коммутатора с управлением логическими уровнями приведён на рисунке 2.8.

В схемах, приведенных на рисунках 2.7 и 2.8, можно одновременно включать несколько входов на один выход. Однако обычно это приводит к непредсказуемым последствиям. Кроме того, для управления таким коммутатором требуется много входов, поэтому в состав мультиплексора обычно включают двоичный дешифратор, как показано на рисунке 2.9. Такая схема позволяет управлять переключением информационных входов мультиплексора при помощи двоичных кодов, подаваемых на его управляющие входы. Количество информационных входов в таких схемах выбирают кратным степени числа два.

Условное графическое обозначение 4–х входового мультиплексора с управлением двоичным кодом приведено на рисунке 2.10. Входы A0 и A1 являются управляющими входами мультиплексора, определяющими адрес информационного входного сигнала, который будет соединён с выходным выводом мультиплексора Y. Информационные входные сигналы обозначены: X0, X1, X2 и X3.

В условном графическом обозначении названия информационных входов A, B, C и D заменены названиями X0, X1, X2 и X3, а название выхода Out заменено на название Y. Такое обозначение входов и выходов мультиплексора более распространено в отечественной литературе. Адресные входы обозначены как A0 и A1.

Об особенностях реализации мультиплесоров на языке Verilog можно почитать в статье:
Архитектура ПЛИС. Часть 2. Мультиплексор

2.5 Сумматор

Сумматор – узел компьютера, предназначенный для сложения двоичных чисел. Построение двоичных сумматоров обычно начинается с сумматора по модулю 2.

Сумматор по модулю 2

Схема сумматора по модулю 2 совпадает со схемой исключающее «ИЛИ».

Таблица 2.5 – Таблица истинности сумматора по модулю 2

Логическое выражение, описывающее сумматор по модулю 2:

y = x1 · x2 + x1 · x2

На основе логического уравнения, описывающего этот элемент можно синтезировать схему:

Сумматор по модулю 2 выполняет суммирование без учёта переноса. В обычном двоичном сумматоре требуется учитывать перенос, поэтому требуются схемы, позволяющие формировать перенос в следующий двоичный разряд. Таблица истинности такой схемы, называемой полусумматором, приведена в таблице 2.6.

Таблица 2.6 – Таблица истинности полусумматора

Здесь A и B – слагаемые;
S – сумма;
P0 – перенос в старший разряд (выход переноса Pout).
Запишем систему собственных функций для полусумматора:

S = A · B + A · B
P0 = A · B

Полный сумматор.

Схема полусумматора формирует перенос в старший разряд, но не может учитывать перенос из младшего разряда. При сложении многоразрядных двоичных чисел необходимо складывать три цифры в каждом разряде – 2 слагаемых и единицу переноса из предыдущего разряда PI.

PI – вход 1 переноса из предыдущего разряда,
PO – выход 1 переноса в старший разряд.

На основании таблицы истинности запишем систему собственных функций для каждого выхода:

S = A · B · PI + A · B · PI + A · B · PI + A · B · PI

PO = A · B · PI + A · B · PI + A · B · PI + A · B · PI

В результате получим схему полного сумматора (рисунок 2.15).

Рисунок 2.16 – Изображение полного двоичного одноразрядного сумматора на схемах

3 Задание к работе

3.1 Исследовать принцип работы дешифратора 2 x 4

Сконфигурировать ПЛИС в соответствии с рисунком 3.1. Подключить к входам X0 и X1 переключатели S7 и S8, а к выходам Y0, Y1, Y2, Y3 светодиодные индикаторы LED5, LED6, LED7, LED8. Для этого подключить входы и выходы дешифратора к соответствующим ножкам ПЛИС.

Подавая все возможные комбинации логических уровней на входы X0, X1 с помощью ключей S7, S8 и наблюдая за состояниями светодиодных индикаторов LED5, LED6, LED7, LED8, заполните таблицу истинности дешифратора.

Таблица 3.1 – Таблица дешифратора

3.2 Исследовать принцип работы шифратора 4x2
Сконфигурировать ПЛИС в соответствии с рисунком 3.2.

Подключить к входам X1, X2, X3, X4 переключатели S8, S7, S6, S5, а к выходам Y0, Y1 светодиодные индикаторы LED8, LED7. Для этого подключить входы и выходы дешифратора к соответствующим ножкам ПЛИС. Подавая все возможные комбинации логических уровней на входы X1, X2, X3, X4 с помощью ключей S8, S7, S6, S5 и наблюдая за состояниями светодиодных индикаторов LED7, LED8, заполните таблицу истинности шифратора.

Таблица 3.2 – Таблица истинности шифратора

3.3 Исследовать работу преобразователя кода для семисегментного индикатора.

Составить таблицу истинности преобразователя кода (таблица. 3.3).
Собрать схему, изображенную на рисунке 3.3.

Таблица 3.3 – Таблица истинности преобразователя

Подавая с помощью ключей S8, S7, S6, S5 различные кодовые комбинации на входы X0, X1, X2, X3 определить цифры, высвечиваемые на индикаторе. По результатам эксперимента заполнить таблицу 3.4.

Таблица 3.4 – Таблица, описывающая работу преобразователя кода для семисегментного индикатора

3.4 Исследовать работу мультиплексора 4x1

Сконфигурировать ПЛИС в соответствии с рисунком 3.4.

Поочередно устанавливая все возможные кодовые комбинации на адресных входах A и B, определите номера коммутируемых каналов. Номер коммутируемого канала определяется путем поочерёдного подключения к входам X0, X2, X3, X4 уровня логической единицы и наблюдения за выходом Y. Заполните таблицу 3.5.

Таблица 3.5 – Таблица, описывающая работу мультиплексора

3.5 Исследовать схему сумматора

Сконфигурировать ПЛИС в соответствии с рисунком 3.5. Здесь Pin , Pout соответственно вход и выход единицы переноса, A и B – слагаемые, S – сумма.

Заполнить таблицу истинности сумматора (таблица 3.6).

Таблица 2.7 – Таблица истинности полного сумматора

1. Цель работы.
2. Схемы исследования дешифратора, шифратора, преобразователя кода для семисегментного индикатора, мультиплексора, сумматора.
3. Таблицы истинности для каждой схемы.
4. Выводы по каждому заданию.

5 Контрольные вопросы

1. Принцип работы дешифратора?
2. Как синтезировать дешифратор с произвольной разрядностью?
3. Как работает шифратор?
4. Как работает преобразователь кода для семисегментного индикатора?
5. Как устроен семи сегментный индикатор?
6. Как работает мультиплексор?
7. Как в лабораторной работе проводилось исследование мультиплексора?
8. Как работает сумматор?
9. Изобразите таблицу истинности шифратора.
10. Что такое единица переноса?

Дешифраторы позволяют преобразовывать одни виды бинарных кодов в другие. Например, преобразовывать позиционный двоичный код в линейный восьмеричный или шестнадцатеричный. Преобразование производится по правилам, описанным в таблицах истинности, поэтому построение дешифраторов не представляет трудностей. Для построения дешифратора можно воспользоваться правилами .

Десятичный дешифратор

Рассмотрим пример разработки схемы дешифратора из двоичного кода в десятичный. Десятичный код обычно отображается одним битом на одну десятичную цифру. В десятичном коде десять цифр, поэтому для отображения одного десятичного разряда требуется десять выходов дешифратора. Сигнал с этих выводов можно подать на . В простейшем случае над светодиодом можно просто подписать индицируемую цифру.Таблица истинности десятичного дешифратора приведена в таблице 1.

Таблица 1. Таблица истинности десятичного дешифратора.

Микросхемы дешифратора на принципиальных схемах приведено на рисунке 2. На этом рисунке приведено обозначение двоично-десятичного дешифратора, полная внутренняя принципиальная схема которого изображена на рисунке 1.

Точно таким же образом можно получить принципиальную схему и для любого другого декодера (дешифратора). Наиболее распространены схемы восьмеричных и шестнадцатеричных дешифраторов. Для индикации такие дешифраторы в настоящее время практически не используются. В основном такие дешифраторы используются как составная часть более сложных цифровых модулей.

Семисегментный дешифратор

Для отображения десятичных и шестнадцатеричных цифр часто используется . Изображение семисегментного индикатора и название его сегментов приведено на рисунке 3.

Для изображения на таком индикаторе цифры 0 достаточно зажечь сегменты a, b, c, d, e, f. Для изображения цифры "1" зажигают сегменты b и c. Точно таким же образом можно получить изображения всех остальных десятичных или шестнадцатеричных цифр. Все комбинации таких изображений получили название семисегментного кода.

Составим таблицу истинности дешифратора, который позволит преобразовывать двоичный код в семисегментный. Пусть сегменты зажигаются нулевым потенциалом. Тогда таблица истинности семисегментного дешифратора примет вид, приведенный в таблице 2. Конкретное значение сигналов на выходе дешифратора зависит от к выходу микросхемы. Эти схемы мы рассмотрим позднее, в главе, посвящённой отображению различных видов информации.

Таблица 2. Таблица истинности семисегментного дешифратора

В соответствии с принципами построения произвольной таблицы истинности по произвольной таблице истинности получим принципиальную схему семисегментного дешифратора, реализующего таблицу истинности, приведённую в таблице 2. На этот раз не будем подробно расписывать процесс разработки схемы. Полученная принципиальная схема семисегментного дешифратора приведена на рисунке 4.

Владельцы патента RU 2559705:

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.

В различных вычислительных и управляющих системах широко используются дешифраторы, реализованные на основе транзисторно-транзисторной и эмиттерно-связанной логики , работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. Классическая архитектура дешифратора опубликована в статьях и книгах , серийно выпускаются микросхемы .

Существенный недостаток дешифраторов данного класса состоит в том, что его логические элементы, используя потенциальные двоичные сигналы, обладают многоярусной структурой, которую невозможно или неэффективно использовать на современных низковольтных техпроцессах, а также нелинейностью рабочих режимов элементов и критичностью параметров структуры логических элементов и входных сигналов. В конечном итоге это приводит к снижению быстродействия известных дешифраторов.

В качестве устройств обработки цифровой информации используются также транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал , реализующих функцию логической обработки входных токовых переменных.

Существенный недостаток известных схем данного класса состоит в том, что они не реализуют функцию преобразования двух входных токовых сигналов, имеющих четыре состояния «00», «01», «10», «11», в четыре выходных токовых сигнала. Это не позволяет на его основе создать полный базис средств обработки сигналов с токовыми переменными, функционирующих на принципах линейной алгебры.

В работах , а также монографиях соавтора настоящей заявки показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с двузначным и многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока Ι 0 . Заявляемое устройство «Дешифратор 2 в 4» относится к этому типу логических устройств и работает с входными токовыми сигналами и формирует выходной токовый сигнал.

Ближайшим прототипом заявляемого устройства является логическое устройство «Дешифратор 2 в 4», представленное в патенте US 5742154, содержащее первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего дешифрацию состояния двух входных логических переменных и формирования в токовой форме четырех выходных сигналов. В конечном итоге это позволяет повысить быстродействие известных устройств преобразования информации с использованием заявляемого дешифратора и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры .

Поставленная задача решается тем, что в логическом устройстве «Дешифратор 2 в 4» (фиг. 1), содержащем первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого И выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20, предусмотрены новые элементы и связи - первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.

Схема логического устройства-прототипа показана на фиг. 1. На фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 формулы изобретения.

На фиг. 3 представлена схема заявляемого устройства в соответствии с п. 2, п. 3, п. 4 формулы изобретения.

На фиг. 4 приведена принципиальная схема фиг. 3 в среде компьютерного моделирования МС9 с конкретным выполнением основных функциональных узлов (токовых зеркал, источников опорного тока).

На фиг. 5 представлены результаты компьютерного моделирования схемы фиг. 4.

Логическое устройство «Дешифратор 2 на 4» фиг. 2 содержит первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20. Первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.

На фиг. 3 в соответствии с п. 2 формулы изобретения первый 1 логический вход устройства связан со входом третьего 18 токового зеркала через первый дополнительный инвертирующий каскад, выполненный в виде первого 26 дополнительного токового зеркала, согласованного с первой 17 шиной источника питания.

На фиг. 3 в соответствии с п. 3 формулы изобретения коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства через второй дополнительный инвертирующий каскад, выполненный в виде второго 27 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.

Кроме этого, на фиг. 3 в соответствии с п. 4 формулы изобретения коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства через третий дополнительный инвертирующий каскад, выполненный в виде третьего 28 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.

Рассмотрим работу предлагаемой схемы дешифратора с токовыми входами и выходами фиг. 2.

Дешифратор 2 в 4 реализует известные функции :

где А 0 , A ¯ 0 - прямой и инверсный сигналы на входе 1 устройства фиг. 2,

A 1 , A ¯ 1 - прямой и инверсный сигналы на входе 2 устройства фиг. 2.

Особенностью их реализации в линейной алгебре является использование для этой цели операции усеченной разности:

таблица истинности которой приведена ниже

Из таблицы следует, что из четырех возможных сочетаний значений входных переменных единичное значение функции соответствует только одному сочетанию, соответствующему условию А 0 >А 1 . Задавая в таблицу истинности прямые и инверсные входные переменные, можно получить единичное значение функции, соответствующее любому из возможных сочетаний значений входных переменных.

Применение этой операции приводит к следующему представлению логических функций дешифратора:

Реализация этих операций производится следующим образом.

Сигналы входных переменных А 0 и А 1 через логические входы 1 и 2 поступают на первое 15 и третье 18 токовые зеркала, с помощью которых происходит размножение указанных сигналов и изменение их знака. При этом сигнал А 0 передается в виде вытекающего тока (т.е. в виде А 0) и с помощью третьего токового зеркала 18 преобразуется во втекающий ток (т.е. к виду -А 0), а А 1 поступает в прямой форме в виде втекающего тока (т.е. в виде -A 1) и с помощью первого токового зеркала 15 преобразуется в вытекающий ток (т.е. к виду А 1).

В точке соединения выходов 22 первого токового зеркала 15 и 23 третьего токового зеркала 18 реализуется операция А 1 -A 0 . Разностный сигнал подается на объединенные эмиттеры транзисторов 7 и 11, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения.

Если разностный сигнал положителен, т.е. А 0 -А 1 >0, транзистор 7 закрыт, а транзистор 11 открыт и на выход 5 выдается квант втекающего тока, соответствующий -(A 0 -А 1)=А 1 -A 0 , реализующий выражение (2). При любых других сочетаниях значений квантов тока на выходе 5 ток будет отсутствовать.

Если же А 0 -А 1 ≤0, то транзистор 7 открыт, а транзистор 11 закрыт и на выход 3 выдается квант вытекающего тока, соответствующий А 0 -А 1 , реализующий выражение (3). При любых других сочетаниях значений квантов тока на выходе 3 ток будет отсутствовать.

В точке соединения выхода 21 первого токового зеркала и вспомогательного источника опорного тока 20 производится вычитание А 1 -1. Разностный сигнал подается на объединенные эмиттеры транзисторов 8 и 12, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. А 1 -1>0, транзистор 8 закрыт, а транзистор 12 открыт. Если разностный сигнал меньше или равен нулю, то транзистор 8 открыт, а транзистор 12 закрыт.

В первом случае сигнал через транзистор 12 замыкается на «землю». Во втором случае квант вытекающего разностного тока A 1 -1 с помощью третьего токового зеркала 16 преобразуется в квант вытекающего тока 1-A 1 и из него вычитается втекающий квант тока -A 0 . Разностный сигнал подается на объединенные эмиттеры транзисторов 9 и 13, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. транзистор 9 закрыт, а транзистор 13 открыт. При этом на выход 6 выдается разностный сигнал (1-A 1)-A 0 , в виде вытекающего кванта тока, реализующий выражение (4). При любых других сочетаниях значений квантов тока на выходе 4 ток будет отсутствовать.

Спецификой данного устройства является представление выходных сигналов в виде квантов втекающего (на выходах 3 и 4) и вытекающего (на выходах 5 и 6) тока. Для случая, когда необходимы все выходные сигналы одного направления, может использоваться схема дешифратора, приведенная на фиг. 3. Ее отличием от схемы на фиг. 2 является использование двух дополнительных токовых зеркал 27 и 28, ко входам которых подключены коллекторы транзисторов 11 и 13, а выходы являются выходами 5 и 6 дешифратора. В результате все выходные сигналы представлены квантами втекающего тока.

Как видно из приведенного описания, реализация устройства «Дешифратор 2 в 4» производится в виде стандартных логических функций по законам линейной алгебры путем формированием разности квантов тока 10. Реализация элементов на токовых зеркалах позволяет во многих случаях снизить напряжение питания, а так как все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, повышается общее быстродействие устройства. Использование стабильных значений квантов тока I 0 , а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на фиг. 9, фиг. 10 результаты моделирования подтверждают указанные свойства заявляемых схем.

Таким образом, рассмотренные схемотехнические решения логического устройства «Дешифратор 2 в 4» характеризуются двоичным токовым представлением сигнала и могут быть положены в основу вычислительных и управляющих устройств, использующих линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЯ

1. Патент US 6243319 В1, fig. 13.

2. Патент US 5604712 А.

3. Патент US 4514829 А.

4. Патент US 20120020179 A1.

5. Патент US 6920078 В2.

6. Патент US 6324117 В1, fig. 3.

7. Патентная заявка US 20040018019 A1.

8. Патент US 5568061 А.

9. Патент US 5148480 A, fig. 4.

10. Brzozowski I., Zachara L., Kos A. Universal design method of n-to-2n decoders // Mixed Design of Integrated Circuits and Systems (MIXDES), 2013 Proceedings of the 20th International Conference, 2013. - C. 279-284, Fig. 1.

11. Subramanyam M.V. Switching Theory and Logic Design / Firewall Media, 2011. Second, - 783 c, Fig. 3.174.

12. SN74LVC1G139 2-to-4 Line Decoder [Электронный ресурс]. URL: http://www.ti.com/lit/ds/symlink/sn741vc1g139.pdf.

13. Патент US 8159304, fig. 5.

14. Патент US №5977829, fig. 1.

15. Патент US №5789982, fig. 2.

16. Патент US №5140282.

17. Патент US №6624701, fig. 4.

18. Патент US №6529078.

19. Патент US №5734294.

20. Патент US №5557220.

21. Патент US №6624701.

22. Патент RU №2319296.

23. Патент RU №2436224.

24. Патент RU №2319296.

25. Патент RU №2321157.

26. Патент US 6556075, fig. 2.

27. Патент US 6556075, fig. 6.

28. Chernov N.I., Yugai V.Y., Prokopenko N.N., и др. Basic Concept of Linear Synthesis of Multi-Valued Digital Structures in Linear Spaces // 11th East-West Design & Test Symposium (EWDTS 2013). - Rostov-on-Don, 2013. - C. 146-149.

29. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

30. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

31. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие. - Таганрог: ТРТУ, 2004 г. - 118 с.

1. Дешифратор 2 на 4, содержащий первый (1) и второй (2) логические входы устройства, первый (3), второй (4), третий (5), четвертый (6) токовые логические выходы устройства, первый (7), второй (8) и третий (9) выходные транзисторы, базы которых объединены и подключены к первому (10) источнику напряжения смещения, четвертый (11), пятый (12) и шестой (13) выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму (14) источнику напряжения смещения, эмиттер первого (7) выходного транзистора соединен с эмиттером четвертого (11) выходного транзистора, эмиттер второго (8) выходного транзистора соединен с эмиттером пятого (12) выходного транзистора, эмиттер третьего (9) выходного транзистора соединен с эмиттером шестого (13) выходного транзистора, первый (3) токовый логический выход устройства связан с коллектором первого (7) выходного транзистора, второй (4) токовый логический выход устройства связан с коллектором третьего (9) выходного транзистора, коллектор четвертого (11) выходного транзистора связан с третьим (5) токовым логическим выходом устройства, коллектор шестого (13) выходного транзистора связан с четвертым (6) токовым логическим выходом устройства, первое (15) и второе (16) токовые зеркала, согласованные с первой (17) шиной источника питания, третье (18) токовое зеркало, согласованное со второй (19) шиной источника питания, вспомогательный источник опорного тока (20), отличающийся тем, что первый (1) логический вход устройства связан со входом третьего (18) токового зеркала, второй (2) логический вход устройства соединен со входом первого (15) токового зеркала, первый (21) токовый выход первого (15) токового зеркала соединен с объединенными эмиттерами второго (8) и пятого (12) выходных транзисторов и через вспомогательный источник опорного тока (20) связан со второй (19) шиной источника питания, второй (22) токовый выход первого (15) токового зеркала соединен с объединенными эмиттерами первого (7) и четвертого (11) выходных транзисторов и подключен к первому (23) токовому выходу третьего (18) токового зеркала, коллектор второго (8) выходного транзистора связан со входом второго (16) токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего (9) и шестого (13) выходных транзисторов и связан со вторым (24) токовым выходом третьего (18) токового зеркала, причем коллектор пятого (12) выходного транзистора связан со второй (19) шиной источника питания.

2. Дешифратор 2 на 4 по п. 1, отличающийся тем, что первый (1) логический вход устройства связан со входом третьего (18) токового зеркала через первый дополнительный инвертирующий каскад, выполненный в виде первого (26) дополнительного токового зеркала, согласованного с первой (17) шиной источника питания.

3. Дешифратор 2 на 4 по п. 1, отличающийся тем, что коллектор четвертого (11) выходного транзистора связан с третьим (5) токовым логическим выходом устройства через второй дополнительный инвертирующий каскад, выполненный в виде второго (27) дополнительного токового зеркала, согласованного со второй (19) шиной источника питания.

4. Дешифратор 2 на 4 по п. 1, отличающийся тем, что коллектор шестого (13) выходного транзистора связан с четвертым (6) токовым логическим выходом устройства через третий дополнительный инвертирующий каскад, выполненный в виде третьего (28) дополнительного токового зеркала, согласованного со второй (19) шиной источника питания.

Похожие патенты:

Изобретение относится к средствам кодирования с использованием сокращенной кодовой книги с адаптивной установкой в исходное положение. Технический результат заключается в снижении объема информации, передаваемой от приемной стороны передающей стороне.

Изобретение относится к вычислительной технике, а именно к кодированию видеоинформации. Технический результат заключается в повышение эффективности кодирования и декодирования битового потока видеоинформации за счет разделения данных на энтропийные слои.

Изобретение относится к способу кодирования последовательности целых чисел, к устройству хранения и к сигналу, переносящему такую кодированную последовательность, а также к способу декодирования этой кодированной последовательности.

Изобретение относится к способу предварительного кодирования, а также к системе и способу построения кодовой книги предварительного кодирования в системе со многими входами и многими выходами (MIMO).

Изобретение относится к области техники, в которой используются оцифрованные сигналы, и может быть применен в устройствах связи, регистрации, записи, воспроизведения, преобразования, кодирования и сжатия сигналов, системах автоматического управления.

Изобретение относится к области электросвязи, а именно к области криптографических устройств и способов проверки электронной цифровой подписи (ЭЦП). .

Изобретение относится к области обработки цифровых сигналов, в частности к сжатию данных и улучшению энтропийного кодирования видеопоследовательностей. Техническим результатом является повышение эффективности и снижение вычислительной сложности энтропийного кодирования. Способ обработки потока данных, состоящего из множества синтаксических элементов, основан на замене синтаксических элементов, значения которых имеют высокую вероятность появления, синтаксическими элементами, значения которых имеют низкую вероятность. Определяют для синтаксического элемента контекст и вычисляют вероятность появления значений тех синтаксических элементов в модели потока данных, которые имеют определенный контекст. Заменяют синтаксические элементы потока данных, имеющие определенный контекст, если вычисленная вероятность появления значения синтаксического элемента выше заданного порога, на синтаксические элементы, значения которых имеют низкую вероятность. 3 н. и 10 з.п. ф-лы, 4 ил., 2 табл.

Изобретение относится к технике связи и предназначено для измерения спектра информационных акустических сигналов. Технический результат - повышение точности измерения спектра информационных акустических сигналов, расширение функциональных возможностей устройства за счет привязки мгновенных значений спектра к регулируемым по длительности отрезкам временного акустического сигнала. Для этого в способе измерения спектра используют дискретно-косинусное преобразование (ДКП) вместо быстрого преобразования Фурье (БПФ), что позволяет повысить точность измерения спектра акустических сигналов за счет увеличения разрешающей способности, уменьшения в спектре уровня боковых лепестков преобразования окна и уменьшения осцилляции оценки амплитуды спектральных составляющих, а также позволяет уменьшить длительности отрезков акустического сигнала, на которых измеряется мгновенный спектр, при этом осуществляется формирование вместо одного двух сигналов (основного и дополнительного), причем дополнительный цифровой акустический сигнал является ортогональным по отношению к основному, осуществляется также привязка измеряемых мгновенных значений спектра, модуля спектра и фазочастотной характеристики сигнала к регулируемым по временному положению и по длительности отрезкам временного акустического сигнала, на которых этот спектр измеряется. 2 н.п. ф-лы, 8 ил.

Изобретение относится к беспроводной связи. Технический результат - повышение помехоустойчивости, надежности и эффективности связи, тогда как потребление энергии может быть снижено. Для этого способ включает: этап S1, на котором главное устройство генерирует код последовательности посредством специфического кодера и передает код последовательности каждому подчиненному устройству непрерывно в течение заданного периода времени согласно запросу связи, причем специфический кодер является регистром сдвига с обратной связью, выполненным по конкретному многочлену, порядок и коэффициенты которого соотнесены с запросом связи, тогда как все коэффициенты и начальные значения не равны 0 в одно и то же время; заданный период времени больше суммы периода сна и периода обнаружения подчиненного устройства или равен ей, что составляет цикл сна и приведения в рабочее состояние; этап S2, на котором подчиненное устройство принимает непрерывную часть кода последовательности в период обнаружения, декодирует код последовательности посредством декодера, соответствующего кодеру, и выполняет соответствующую операцию согласно результату декодирования. 2 н. и 10 з.п. ф-лы, 5 ил.

Изобретение относится к технике связи и предназначено для кодирования и декодирования сигналов. Технический результат - повышение точности кодирования и декодирования сигналов. Способ кодирования сигналов включает в себя получение сигнала частотной области согласно входному сигналу; выделение предварительно определенных битов сигналу частотной области согласно предварительно определенному правилу выделения; регулирование выделения битов для сигнала частотной области, когда наибольшая частота сигнала частотной области, которому выделяются биты, превышает предварительно определенное значение; и кодирование сигнала частотной области согласно выделению битов для сигнала частотной области. 4 н. и 16 з.п. ф-лы, 9 ил.

Изобретение относится к области телекоммуникаций и предназначено для защиты передаваемой секретной информации. Технический результат - высокий уровень защищенности зашифрованной информации. Способ шифрования информации, включающий построение таблицы соответствий символов и их эквивалентов в пространстве (00; FF) в шестеричной системе исчисления, генерирование новой таблицы соответствий путем изменения оригинальной таблицы, осуществляя сдвиг таблицы оригинала, т.е. на указанное число символов сдвигается строка соответствий, кодирование исходной информации и сжатие ее до желаемого объема с использованием соответствующей таблицы кодировки Unicode. 2 табл.

Изобретение относится к кодированию/декодированию цифрового сигнала, состоящему из последовательных блоков выборок. Технический результат заключается в повышении качества кодированного звука. Кодирование содержит применение взвешивающего окна для двух блоков из М последовательных выборок. В частности, такое взвешивающее окно является асимметричным и содержит четыре отдельных участка, продолжающихся последовательно по двум упомянутым выше блокам, при этом первый участок возрастает в течение первого временного интервала, второй участок имеет постоянное взвешивающее значение в течение второго временного интервала, третий участок уменьшается с течением третьего временного интервала и четвертый участок имеет постоянное взвешивающее значение в течение четвертого временного интервала. 6 н. и 11 з.п. ф-лы, 10 ил.

Изобретение относится к области цифровой обработки сигналов, в частности к способам кодирования-декодирования цифровых видеоизображений. Техническим результатом является повышение коэффициента компрессии видеоизображений при незначительном снижении качества декодированного изображения применительно к изображениям, имеющим высокочастотный характер спектра сигнала. Предложен способ кодирования-декодирования цифровых видеоизображений. Согласно способу в процессе кодирования к низкочастотному компоненту вейвлет-преобразования для сглаживания исходной функции построчно подмешивают добавочный высокочастотный компонент, который используют для кодирования, но подавляют на стороне декодирования посредством использования фильтра нижних частот. Причем кодирование реализуют при использовании функционала с двумя целями повышения коэффициента компрессии данных и сохранения качества декодируемого изображения, а характеристики фильтра декодера учитывают как ограничение связи на стадии кодирования. 8 ил., 3 табл.

Изобретение относится к области техники беспроводной связи. Технический результат – повышение качества связи за счет подавления последовательных помех между потоками сигналов. Способ предварительного кодирования включает в себя: выполнение предварительной обработки предварительного кодирования для сигнала, который должен передаваться, причем предварительная обработка вызывает увеличение мощности сигнала, который должен передаваться; выбор алгоритма ограничения мощности согласно правилу выбора; выполнение операции ограничения мощности для предварительно обработанного сигнала согласно выбранному алгоритму ограничения мощности; и формирование предварительно кодированного сигнала согласно сигналу с ограниченной мощностью. Вариант осуществления настоящего изобретения дополнительно раскрывает передающее устройство, приемное устройство и систему предварительного кодирования. В настоящем изобретении неблагоприятное влияние, оказываемое посредством операции ограничения мощности на передачу сигналов, может уменьшаться в максимально возможной степени в то время, когда мощность передачи ограничена посредством использования операции ограничения мощности. 5 н. и 12 з.п. ф-лы, 8 ил.

Настоящее изобретение относится к области кодирования и декодирования и предназначено для квантования векторов огибающих частот. Технический результат – повышение эффективности квантования векторов огибающих частот. Способ включает в себя: разделение N огибающих частот в одном кадре на N1 векторов, где каждый вектор в N1 векторах включает в себя M огибающих частот; квантование первого вектора в N1 векторах посредством использования первой кодовой книги для получения кодового слова, соответствующего квантованному первому вектору, где упомянутая первая кодовая книга разделяется на 2B1 участков; определение согласно кодовому слову, соответствующему квантованному первому вектору, что квантованный первый вектор ассоциируется с iым участком в 2B1 участках упомянутой первой кодовой книги; определение второй кодовой книги согласно кодовой книге iго участка; и квантование второго вектора в N1 векторах на основе упомянутой второй кодовой книги. В вариантах осуществления настоящего изобретения огибающие частот разделяются на множество векторов с меньшими размерами, так что квантование векторов может быть выполнено в отношении векторов огибающих частот посредством использования кодовой книги с меньшим количеством битов. 2 н. и 6 з.п. ф-лы, 3 ил.

Группа изобретений относится к области кодирования. Техническим результатом является повышение эффективности сжатия данных. Способ кодирования входных данных (D1) включает определение по существу повторяющихся блоков данных и/или пакетов данных по меньшей мере в одном из фрагментов входных данных (D1), при этом блоки данных и/или пакеты данных включают соответствующее множество элементов, где элементы включают множество битов; определение, являются ли элементы неизменными внутри по существу повторяющихся блоков данных и/или пакетов данных, и/или определение, что элементы внутри по существу повторяющихся блоков данных и/или пакетов данных изменяются; кодирование неизменных элементов в кодированные данные (Е2) с использованием по меньшей мере одного соответствующего символа или по меньшей мере одного соответствующего бита, указывающего на отсутствие изменений в неизменных элементах по сравнению с соответствующими им элементами в опорном блоке данных и/или пакете данных; и кодирование измененных элементов в кодированные данные (Е2). 6 н. и 28 з.п. ф-лы, 8 ил.

Изобретение относится к дешифраторам. Технический результат заключается в повышении быстродействия устройств преобразования информации с использованием заявляемого дешифратора. Первый логический вход устройства связан со входом третьего токового зеркала, второй логический вход устройства соединен со входом первого токового зеркала, первый токовый выход первого токового зеркала соединен с объединенными эмиттерами второго и пятого выходных транзисторов и через вспомогательный источник опорного тока связан со второй шиной источника питания, второй токовый выход первого токового зеркала соединен с объединенными эмиттерами первого и четвертого выходных транзисторов и подключен к первому токовому выходу третьего токового зеркала, коллектор второго выходного транзистора связан со входом второго токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего и шестого выходных транзисторов и связан со вторым токовым выходом третьего токового зеркала, причем коллектор пятого выходного транзистора связан со второй шиной источника питания. 3 з.п. ф-лы, 5 ил.

Логические устройства разделяют на два класса: комбинационные и последовательностные.

Устройство называют комбинационным , если его выходные сигналы в некоторый момент времени однозначно определяются входными сигналами, имеющими место в этот момент времени.

Иначе устройство называют последовательностным или конечным автоматом (цифровым автоматом, автоматом с памятью). В последовательностных устройствах обязательно имеются элементы памяти. Состояние этих элементов зависит от предыстории поступления входных сигналов. Выходные сигналы последовательностных устройств определяются не только сигналами, имеющимися на входах в данный момент времени, но и состоянием элементов памяти. Таким образом, реакция последовательностного устройства на определенные входные сигналы зависит от предыстории его работы.

Среди как комбинационных, так и последовательностных устройств выделяются типовые, наиболее широко используемые на практике.

Шифраторы

Шифратор - это комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления, причем каждому входу может быть поставлено в соответствие десятичное число, а набор выходных логических сигналов соответствует определенному двоичному коду. Шифратор иногда называют «кодером» (от англ. coder) и используют, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа.

Если количество входов настолько велико, что в шифраторе используются все возможные комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то неполным. Число входов и выходов в полном шифраторе связано соотношением n= 2 m , где n- число входов, m- число выходов.

Так, для преобразования кода кнопочного пульта в четырехразрядное двоичное число достаточно использовать лишь 10 входов, в то время как полное число возможных входов будет равно 16 (n = 2 4 = 16), поэтому шифратор 10×4 (из 10 в 4) будет неполным.

Рассмотрим пример построения шифратора для преобразования десятиразрядного единичного кода (десятичных чисел от 0 до 9) в двоичный код. При этом предполагается, что сигнал, соответствующий логической единице, в каждый момент времени подается только на один вход. Условное обозначение такого шифратора и таблица соответствия кода приведены на рис. 3.35.

Используя данную таблицу соответствия, запишем логические выражения, включая в логическую сумму те входные переменные, которые соответствуют единице некоторой выходной пере­менной. Так, на выходе у 1 будет логическая «1» тогда, когда логическая «1» будет или на входе Х 1 ,или Х 3 , или Х 5 , или Х 7 , или X 9 , т. е. у 1 = Х 1 + Х 3 + Х 5 + Х 7 +X 9

Аналогично получаем у 2 = Х 2 + Х 3 + Х 6 + X 7 у 3 = Х 4 + Х 5 + Х 6 + Х 7 у 4 = Х 8 + X 9

Представим на рис. 3.36 схему такого шифратора, используя элементы ИЛИ.
На практике часто используют шифратор с приоритетом. В таких шифраторах код двоичного числа соответствует наивысшему номеру входа, на который подан сигнал «1», т. е. на приоритетный шифратор допускается подавать сигналы на несколько входов, а он выставляет на выходе код числа, соответствующего старшему входу.

Рассмотрим в качестве примера (рис. 3.37) шифратор с приоритетом (приоритетный шифратор) К555ИВЗ серии микросхем К555 (ТТЛШ).

Шифратор имеет 9 инверсных входов, обозначенных через PR l , …, PR 9 . Аббревиатура PR обозначает «приоритет». Шифратор имеет четыре инверсных выхода B l , …, B 8 . Аббревиатура B означает «шина» (от англ. bus). Цифры определяют значение активного уровня (нуля) в соответствующем разряде двоичного числа. Например, B 8 обозначает, что ноль на этом выходе соответствует числу 8. Очевидно, что это неполный шифратор.

Если на всех входах - логическая единица, то на всех выходах также логическая единица, что соответствует числу 0 в так называемом инверсном коде (1111). Если хотя бы на одном входе имеется логический ноль, то состояние выходных сигналов определяется наибольшим номером входа, на котором имеется логический ноль, и не зависит от сигналов на входах, имеющих меньший номер.

Например, если на входе PR 1 - логический ноль, а на всех остальных входах - логическая единица, то на выходах имеются следующие сигналы: В 1 − 0, В 2 − 1, В 4 − 1, В 8 − 1, что соответствует числу 1 в инверсном коде (1110).

Если на входе PR 9 логический ноль, то независимо от других входных сигналов на выходах имеются следующие сигналы: В 1 − 0 , В 2 − 1 , В 4 − 1, В 8 − 0, что соответствует числу 9 в инверсном коде (0110).

Основное назначение шифратора - преобразование номера источника сигнала в код (например, номера нажатой кнопки некоторой клавиатуры).

Дешифраторы

Называется комбинационное устройство , преобразующее n-разрядный двоичный код в логический сигнал, появляющийся на том выходе, десятичный номер которого соответствует двоичному коду. Число входов и выходов в так называемом полном дешифраторе связано соотношением m= 2 n , где n- число входов, а m- число выходов. Если в работе дешифратора используется неполное число выходов, то такой дешифратор называется неполным. Так, например, дешифратор, имеющий 4 входа и 16 выходов, будет полным, а если бы выходов было только 10, то он являлся бы неполным.

Обратимся для примера к дешифратору К555ИД6 серии К555 (рис. 3.38).

Дешифратор имеет 4 прямых входа, обозначенных через А 1 , …, А 8 . Аббревиатура A обозначает «адрес» (от англ.address). Указанные входы называют адресными. Цифры определяют значения активного уровня (единицы) в соответствующем разряде двоичного числа. Дешифратор имеет 10 инверсных выходов Y 0 , …, Y 9 . Цифры определяют десятичное число, соответствующее заданному двоичному числу на входах. Очевидно, что этот дешифратор неполный.

Значение активного уровня (нуля) имеет тот выход, номер которого равен десятичному числу, определяемому двоичным числом на входе. Например, если на всех входах - логические нули, то на выходе Y 0 - логический ноль, а на остальных выходах - логическая единица. Если на входе А 2 - логическая единица, а на остальных входах - логический ноль, то на выходе Y 2 - логический ноль, а на остальных выходах - логическая единица. Если на входе - двоичное число, превышающее 9 (например, на всех входах единицы, что соответствует двоичному числу 1111 и десятичному числу 15), то на всех выходах - логическая единица.

Дешифратор - одно из широко используемых логических устройств. Его применяют для построения различных комбинационных устройств.

Рассмотренные шифраторы и дешифраторы являются примерами простейших преобразователей кодов.

Преобразователи кодов

В общем случае, называют устройства, предназначенные для преобразования одного кода в другой, при этом часто они выполняют нестандартные преобразования кодов. Преобразователи кодов обозначают через X/Y.

Рассмотрим особенности реализации преобразователя на примере преобразователя трехэлементного кода в пятиэлементный. Допустим, что необходимо реализовать таблицу соответствия кодов, приведенную на рис. 3.39.

Здесь через N обозначено десятичное число, соответствующее входному двоичному коду. Преобразователи кодов часто создают по схеме дешифратор - шифратор. Дешифратор преобразует входной код в некоторое десятичное число, а затем шифратор формирует выходной код. Схема преобразователя, созданного по такому принципу, приведена на рис. 3.40, где использован матричный диодный шифратор. Принцип работы такого преобразователя довольно прост. Например, когда на всех входах дешифратора логический «О», то на его выходе 0 появляется логическая «1», что приводит к появлению «1» на выходах у 4 и у 5 , т. е. реализуется первая строка таблицы соответствия кодов.


Промышленность выпускает большое число шифраторов, дешифраторов и преобразователей кодов, таких как дешифратор 4×16 со стробированием (К555ИДЗ), преобразователь кода для управления светодиодной матрицей 7×5 (К155ИД8), преобразователь кода для управления шкальным индикатором (К155ИД15) и др.